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Réseaux de neurones : frameworks, matériel et perspectives

#machine-learning#deep-learning#neural-networks#artificial-intelligence

Les réseaux de neurones sont passés de curiosité de recherche à fondation des systèmes IA modernes. Comprendre l'écosystème des frameworks, accélérateurs matériels et stratégies de déploiement est essentiel pour toute organisation investissant dans le deep learning.

Paysage des frameworks

PyTorch est devenu le framework dominant pour la recherche et la production. Son modèle d'exécution eager et son API Pythonique en ont fait le choix par défaut en milieu académique, et PyTorch 2.x avec torch.compile a comblé l'écart de performance avec les frameworks à graphe statique. Meta continue de piloter son développement.

TensorFlow et son API haut niveau Keras restent largement déployés en production, particulièrement chez Google et les entreprises qui l'ont adopté tôt. TensorFlow Serving et TensorFlow Lite fournissent des voies de déploiement matures pour serveurs et appareils mobiles/edge.

JAX (de Google DeepMind) a gagné en adoption pour les charges de recherche haute performance, notamment l'entraînement de modèles à grande échelle. Son modèle de programmation fonctionnelle et l'intégration du compilateur XLA permettent un entraînement distribué efficace sur les pods TPU.

ONNX (Open Neural Network Exchange) sert de format d'interopérabilité, permettant aux modèles entraînés dans un framework d'être déployés dans un autre. ONNX Runtime (de Microsoft) fournit une inférence optimisée sur CPUs, GPUs et accélérateurs spécialisés.

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Deploy and serve ONNX Runtime TensorRT ExecuTorch Core ML High-level libraries Keras 3 Flax NNX HF transformers Lightning Frameworks PyTorch JAX TensorFlow MLX Compilers and kernels XLA Inductor + Triton cuDNN / cuBLAS Metal Hardware NVIDIA / AMD GPU Google TPU Apple silicon CPU
Deploy and serve ONNX Runtime TensorRT ExecuTorch Core ML High-level libraries Keras 3 Flax NNX HF transformers Lightning Frameworks PyTorch JAX TensorFlow MLX Compilers and kernels XLA Inductor + Triton cuDNN / cuBLAS Metal Hardware NVIDIA / AMD GPU Google TPU Apple silicon CPU
La place de chaque outil, du matériel au déploiement

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Accélérateurs matériels

Le paysage matériel pour l'entraînement et l'inférence se diversifie rapidement.

Les GPUs NVIDIA restent la référence — les H100 et H200 dominent l'entraînement à grande échelle, tandis que les L4 et T4 servent les charges d'inférence. L'écosystème CUDA et la pile logicielle NVIDIA (cuDNN, TensorRT) créent un avantage concurrentiel significatif.

Les TPUs Google (Tensor Processing Units) sont disponibles via GCP et optimisés pour les charges TensorFlow et JAX. Les pods TPU v5 offrent des performances compétitives pour l'entraînement de grands modèles à un coût potentiellement inférieur aux clusters GPU équivalents.

Les puces AWS Trainium et Inferentia offrent des alternatives optimisées en coût pour l'entraînement (Trainium) et l'inférence (Inferentia) sur AWS. Le SDK AWS Neuron permet aux modèles PyTorch et TensorFlow de tourner sur ces puces.

Les GPUs AMD MI300X et les accélérateurs Intel Gaudi émergent comme alternatives à NVIDIA, portés par les organisations cherchant à réduire la dépendance à un seul fournisseur. La pile logicielle ROCm pour AMD continue de mûrir.

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Chip (given specs) TFLOP/s memory GB bandwidth TB/s TDP W NVIDIA H100 SXM (GPU) 989 bf16 80 3.35 700 AMD MI300X (GPU) 1307 bf16 192 5.3 750 Google TPU v5e (ASIC) 197 bf16 16 0.819 — Intel Gaudi 3 (ASIC) 1835 bf16 128 3.7 900 Groq LPU (SRAM ASIC) 188 fp16 0.23 80 — Note: precisions differ (bf16, fp16): peak TFLOP/s are not comparable like for like (fp8 ≈ 2 × bf16 on the same silicon). TFLOP/s per kW higher is better NVIDIA H100 SXM (GPU) 1,413 AMD MI300X (GPU) 1,743 Google TPU v5e (ASIC) — (spec missing) Intel Gaudi 3 (ASIC) 2,039 ★ Groq LPU (SRAM ASIC) — (spec missing) ridge point (FLOP/byte) high = needs much data reuse NVIDIA H100 SXM (GPU) 295 AMD MI300X (GPU) 247 Google TPU v5e (ASIC) 241 Intel Gaudi 3 (ASIC) 496 Groq LPU (SRAM ASIC) 2.35 bytes per 1000 FLOP higher suits memory-bound work NVIDIA H100 SXM (GPU) 3.39 AMD MI300X (GPU) 4.06 Google TPU v5e (ASIC) 4.16 Intel Gaudi 3 (ASIC) 2.02 Groq LPU (SRAM ASIC) 426 ★ memory read time (ms) lower is better NVIDIA H100 SXM (GPU) 23.9 AMD MI300X (GPU) 36.2 Google TPU v5e (ASIC) 19.5 Intel Gaudi 3 (ASIC) 34.6 Groq LPU (SRAM ASIC) 0.00287 ★ TFLOP/s per kW = 1000 × P / TDP ridge point I* = P / BW bytes per 1000 FLOP = 1000 × BW / P memory read time = M / BW where P peak compute at the stated precision (TFLOP/s = 10¹² FLOP/s) BW memory bandwidth (TB/s = 10¹² bytes/s) M memory per chip (GB = 10⁹ bytes) TDP thermal design power (W): the board's power limit I* FLOP needed per byte read to keep the chip busy (FLOP/byte) ★ best value of the row (none for the ridge point: a balance, not ascore)
Chip (given specs) TFLOP/s memory GB bandwidth TB/s TDP W NVIDIA H100 SXM (GPU) 989 bf16 80 3.35 700 AMD MI300X (GPU) 1307 bf16 192 5.3 750 Google TPU v5e (ASIC) 197 bf16 16 0.819 — Intel Gaudi 3 (ASIC) 1835 bf16 128 3.7 900 Groq LPU (SRAM ASIC) 188 fp16 0.23 80 — Note: precisions differ (bf16, fp16): peak TFLOP/s are not comparable like for like (fp8 ≈ 2 × bf16 on the same silicon). TFLOP/s per kW higher is better NVIDIA H100 SXM (GPU) 1,413 AMD MI300X (GPU) 1,743 Google TPU v5e (ASIC) — (spec missing) Intel Gaudi 3 (ASIC) 2,039 ★ Groq LPU (SRAM ASIC) — (spec missing) ridge point (FLOP/byte) high = needs much data reuse NVIDIA H100 SXM (GPU) 295 AMD MI300X (GPU) 247 Google TPU v5e (ASIC) 241 Intel Gaudi 3 (ASIC) 496 Groq LPU (SRAM ASIC) 2.35 bytes per 1000 FLOP higher suits memory-bound work NVIDIA H100 SXM (GPU) 3.39 AMD MI300X (GPU) 4.06 Google TPU v5e (ASIC) 4.16 Intel Gaudi 3 (ASIC) 2.02 Groq LPU (SRAM ASIC) 426 ★ memory read time (ms) lower is better NVIDIA H100 SXM (GPU) 23.9 AMD MI300X (GPU) 36.2 Google TPU v5e (ASIC) 19.5 Intel Gaudi 3 (ASIC) 34.6 Groq LPU (SRAM ASIC) 0.00287 ★ TFLOP/s per kW = 1000 × P / TDP ridge point I* = P / BW bytes per 1000 FLOP = 1000 × BW / P memory read time = M / BW where P peak compute at the stated precision (TFLOP/s = 10¹² FLOP/s) BW memory bandwidth (TB/s = 10¹² bytes/s) M memory per chip (GB = 10⁹ bytes) TDP thermal design power (W): the board's power limit I* FLOP needed per byte read to keep the chip busy (FLOP/byte) ★ best value of the row (none for the ridge point: a balance, not ascore)
Cinq puces de data center de trois familles, d'après leurs spécifications publiées (bf16 ou fp16 dense ; Groq LPU : SRAM sur puce, fp16 annoncé). Les barres dérivées sont calculées uniquement à partir de ces chiffres

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Tendances en architecture de modèles

Le domaine évolue au-delà de l'architecture transformer originale :

  • Mixture of Experts (MoE) permet des modèles plus grands avec une inférence efficace en n'activant qu'un sous-ensemble de paramètres par entrée (utilisé par Mixtral, GPT-4 et d'autres)
  • Les State Space Models (SSMs) comme Mamba offrent une alternative aux mécanismes d'attention avec un scaling linéaire en longueur de séquence
  • Les architectures multimodales traitant texte, images, audio et vidéo dans un seul modèle deviennent standard
  • Les Small Language Models (SLMs) entraînés avec des données de haute qualité et des techniques de distillation offrent des capacités surprenantes à moindre coût (Phi, Gemma, variantes Llama)
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Router (top-2 of 8) Expert 1 0.62 Expert 2 Expert 3 0.38 Expert 4 Expert 5 Expert 6 Expert 7 Expert 8 Shared expert always
Router (top-2 of 8) Expert 1 0.62 Expert 2 Expert 3 0.38 Expert 4 Expert 5 Expert 6 Expert 7 Expert 8 Shared expert always
Une couche MoE pour un token : le routeur note chaque expert, les top-k s'exécutent, leurs sorties sont sommées avec les poids du routeur ; un expert partagé (style DeepSeek) s'exécute toujours

Extrait de la fiche « Modern LLM Architecture » · Demander la fiche complète

Déploiement et serving

Passer de l'entraînement à la production implique son propre écosystème :

  • vLLM est devenu le moteur de serving open source leader pour les grands modèles de langage, avec PagedAttention pour une gestion mémoire efficace
  • TensorRT-LLM de NVIDIA optimise l'inférence LLM sur matériel NVIDIA
  • Triton Inférence Server (NVIDIA) fournit une solution de serving multi-framework de qualité production
  • BentoML et Ray Serve offrent des frameworks de serving Python-natifs

Les options gérées cloud incluent AWS SageMaker Inférence, GCP Vertex AI Prediction et Azure ML managed endpoints, chacune fournissant auto-scaling, A/B testing et monitoring.

Considérations clés

  • Choix de framework : PyTorch est le choix le plus sûr pour les nouveaux projets ; évaluez JAX pour l'entraînement distribué à grande échelle
  • Stratégie matérielle : NVIDIA reste dominant, mais évaluez les accélérateurs spécifiques cloud (TPUs, Trainium) pour l'optimisation des coûts
  • Sélection de modèle : considérez les modèles ouverts (Llama, Mistral) avant de vous engager avec des APIs propriétaires — le fine-tuning de modèles ouverts offre souvent un meilleur rapport coût/performance pour des tâches spécifiques
  • Optimisation d'inférence : la quantification (GPTQ, AWQ, GGUF) et l'optimisation de serving (vLLM, TensorRT) peuvent réduire les coûts d'inférence de 2 à 4x
  • Déploiement edge : ONNX Runtime, TensorFlow Lite et Apple Core ML permettent l'inférence sur appareil pour les applications sensibles à la latence

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